本書從用戶的角度全面闡述了Verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計方法，并詳細(xì)介紹了Verilog 2001版的主要改進(jìn)部分。本書重點關(guān)注如何應(yīng)用Verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及邏輯綜合等高級主題。書中的內(nèi)容全部符合Verilog HDL IEEE 1364-2001標(biāo)準(zhǔn)。
本書適合電子、計算機(jī)、自動控制等專業(yè)的學(xué)習(xí)數(shù)字電路設(shè)計的大學(xué)本科高年級學(xué)生閱讀，也適合數(shù)字系統(tǒng)設(shè)計工程師和已具有多年Verilog設(shè)計工作經(jīng)驗的資深工程師參考。

Samir Palnitkar:畢業(yè)于印度理工學(xué)院電氣工程系，獲得學(xué)士學(xué)位，后來在美國西雅圖的華盛頓大學(xué)電氣工程系獲得碩士學(xué)位，接著在美國加州圣何塞州立大學(xué)獲得MBA學(xué)位。目前是美國Jambo Systems公司總裁，數(shù)字系統(tǒng)設(shè)計領(lǐng)域Verilog HDL建模、邏輯綜合和基于EDA的設(shè)計方法學(xué)等方面的公認(rèn)權(quán)威。
夏宇聞：多年來一直從事數(shù)字邏輯和嵌入式系統(tǒng)的設(shè)計研究，與國際設(shè)計界有密切的技術(shù)聯(lián)系。近十年來一直從事Verilog HDL的教學(xué)和設(shè)計研究工作，是國內(nèi)第一本 Verilog數(shù)字系統(tǒng)設(shè)計教材的作用，該書受到廣泛好評。

第一部分 Verilog 基礎(chǔ)知識
第1章 Verilog HDL數(shù)字設(shè)計綜述
1.1 數(shù)字電路CAD技術(shù)的發(fā)展歷史
1.2 硬件描述語言的出現(xiàn)
1.3 典型設(shè)計流程
1.4 硬件描述語言的意義
1.5 Verilog HDL的優(yōu)點
1.6 硬件描述語言的發(fā)展趨勢
第2章 層次建模的概念
2.1 設(shè)計方法學(xué)
2.2 四位脈動進(jìn)位計數(shù)器
2.3 模塊
2.4 模塊實例
2.5 邏輯仿真的構(gòu)成
2.6 舉例
2.7 小結(jié)
2.8 習(xí)題
第3章 基本概念
3.1 詞法約定
3.2 數(shù)據(jù)類型
3.3 系統(tǒng)任務(wù)和編譯指令
3.4 小結(jié)
3.5 習(xí)題
第4章 模塊和端口
4.1 模塊
4.2 端口
4.3 層次命名
4.4 小結(jié)
4.5 習(xí)題
第5章 門級建模
5.1 門的類型
5.2 門延遲
5.3 小結(jié)
5.4 習(xí)題
第6章 數(shù)據(jù)流建模
6.1 連續(xù)賦值語句
6.2 延遲
6.3 表達(dá)式、操作符和操作數(shù)
6.4 操作符類型
6.5 舉例
6.6 小結(jié)
6.7 習(xí)題
第7章 行為級建模
7.1 結(jié)構(gòu)化過程語句
7.2 過程賦值語句
7.3 時序控制
7.4 條件語句
7.5 多路分支語句
7.6 循環(huán)語句
7.7 順序塊和并行塊
7.8 生成塊
7.9 舉例
7.10 小結(jié)
7.11 習(xí)題
第8章 任務(wù)和函數(shù)
8.1 任務(wù)和函數(shù)的區(qū)別
8.2 任務(wù)
8.3 函數(shù)
8.4 小結(jié)
8.5 習(xí)題
第9章 實用建模技術(shù)
9.1 過程連續(xù)賦值
9.2 改寫參數(shù)
9.3 條件編譯和執(zhí)行
9.4 時間尺度
……
第二部分 Verilog高級主題
第三部分 附錄
參考文獻(xiàn)
譯者后記